Sistem Digital:Cara Membuat Counter Modulus: Difference between revisions
| Line 22: | Line 22: | ||
Hal ini memungkinkan bit data tunggal (0 atau 1) disimpan di bawah kendali sinyal clock sehingga menjadikan flip-flop tipe-D perangkat sinkron karena data pada input ditransfer ke output flip-flop hanya pada memicu tepi pulsa clock. | Hal ini memungkinkan bit data tunggal (0 atau 1) disimpan di bawah kendali sinyal clock sehingga menjadikan flip-flop tipe-D perangkat sinkron karena data pada input ditransfer ke output flip-flop hanya pada memicu tepi pulsa clock. | ||
jika ada logika "1" (HIGH) pada input data ketika pulsa clock positif diterapkan, maka flip-flop menyimpan logika "1" di Q, dan komplemen "0” di Q’. Demikian sebaliknya. | |||
Kemudian output "Q" dari flip-flop tipe-D menanggapi nilai input "D" ketika input clock (CLK) adalah HIGH. Ketika input clock adalah LOW, kondisi di "Q", "1" atau "0" ditahan sampai waktu berikutnya sinyal clock naik HIGH ke level logika "1". | |||